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`timescale 1ns / 1ps
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// Company:
// Engineer:
//
// Create Date: 2015/07/13 01:46:53
// Design Name:
// Module Name: Prog_ROM
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////
module Prog_ROM(clk, adrs, data);
input clk;
input [8:0] adrs;
output [11:0] data;
//
reg [11:0] data;
//
always @(posedge clk)
case (adrs)
9'h000: data <= 12'h1E2;
9'h001: data <= 12'h801;
9'h002: data <= 12'h802;
9'h003: data <= 12'h804;
9'h004: data <= 12'h808;
9'h005: data <= 12'h1E2;
9'h006: data <= 12'h8FC;
9'h007: data <= 12'h860;
9'h008: data <= 12'h8DA;
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9'h00E: data <= 12'h8FE;
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9'h010: data <= 12'h8F6;
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9'h013: data <= 12'h8F6;
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